八年的微缩停滞，被 A14 撬开一道缝
10 月 27 日，科创板日报等媒体报道，台积电在 A14 制程平台上给出一组关于 SRAM 的更新数据：计划于 2028 年量产的高密度 6T SRAM 位单元面积，将收缩到每单元小于 0.017 平方微米。作为对照，当前 N5 节点的 6T SRAM 位单元面积约 0.021 平方微米，这意味着 A14 把 SRAM 密度提升了约 19%，也结束了自 2020 年 N5 问世以来、长达八年的 SRAM 微缩停滞。
对 AI 大算力芯片而言，这不是一个可以轻视的指标。SRAM 是处理器片上缓存（cache）的主体，它决定了单颗芯片在不访问外部高带宽内存的前提下，能就近放下多少权重与激活值。当模型越来越大、单芯集成度越来越高，片上 SRAM 的面积与带宽，往往比逻辑算力更早撞上物理天花板。把这块天花板抬高一点，等于直接放宽了大模型在单芯上的承载上限。
为什么 SRAM 比逻辑更「难缩」
过去十余年，逻辑晶体管靠鳍式与纳米片结构一路微缩，但 SRAM 的 6T 单元对噪声、漏电与良率极其敏感，缩放过头就会丢数据。于是出现一个尴尬局面：逻辑密度年年涨，SRAM 面积却长期卡在原地，导致缓存占用的裸片面积比例不断膨胀。A14 作为 N2 之后的第二代纳米片平台，把 SRAM 重新拉回微缩轨道，等于给「存算比」这座天平重新加了砝码。
台积电给出的其余指标同样指向系统性提升：相较 N5，A14 的逻辑密度提升 20% 以上，性能提升约 10% 至 15%，或在同性能下功耗下降 25% 至 30%。SRAM 与逻辑的同代同步进步，意味着下一代 AI 加速器可以在相近面积里塞进更多缓存与更多计算单元，而不是在二者之间做零和取舍。
节奏：风险试产 2027，量产 2028
按照台积电披露的时间表，A14 将于 2027 年进入风险试产（risk production），2028 年量产。也就是说，这一代 SRAM 改进要真正进入大规模商用芯片，仍需约两年。对急于抬高单芯算力的训练与推理芯片设计方而言，这是必须提前两代去做架构规划的时间窗口——等芯片流片时才发现缓存不够，已经来不及换制程。
需要冷静看待的是，0.017 平方微米是「高密度」6T 单元的标称目标，实际产品中的缓存面积还受良率、电压与冗余设计影响；而且 SRAM 只是缓存的一环，真正决定训练芯片效率的还有 HBM 带宽、互连与封装。A14 的 SRAM 突破是地基性进展，而非单凭它就能解决全部瓶颈。
对 AI 芯片格局的意味
把视线拉远，SRAM 微缩重启有两层意味。其一是单芯上限：缓存更密，意味着在同样功耗与面积预算内，芯片能承载更大模型的局部计算，减少往返 HBM 的次数，直接改善大语言模型推理的时延与能效。其二是代工话语权：当先进制程的护城河从「逻辑密度」扩展到「逻辑加片上存储」的协同优化，台积电在 AI 芯片供应链里的位置进一步加固，客户在架构规划阶段就被更早地绑进其路线图。
接下来值得盯三个观察点：一是 A14 风险试产后的实际 SRAM 良率与密度是否如期；二是采用 A14 的客户芯片（尤其是训练与推理加速器）何时流片；三是这一代 SRAM 改进能否在后续节点延续。八年的停滞被打破一次，不等于趋势从此一路向上，但它确实给受困于片上缓存的 AI 芯片，打开了一扇迟来的窗。