英伟达把内存控制器塞进 HBM 底座
据《首尔经济日报》10 月 18 日独家报道、并获朝鲜日报、台湾工商时报与 ZDNet Korea 等多方印证，三星电子将采用台积电 3 纳米制程，为英伟达下一代定制高带宽内存 NVHBM 生产基底裸片（base die）。这是三星历来把 HBM 从 DRAM 核心裸片到基底裸片再到封装测试全部由自家闭环完成的模式，在制造环节为竞争对手打开缺口。
NVHBM 是英伟达于 2026 年 8 月 26 日发布的定制 HBM。它的关键改动，是把原本位于 AI 加速器芯片内部的存储控制器，整体搬进 HBM 最底层的基底裸片，再配上自研物理层接口。按英伟达官方口径，相较标准 HBM4E，NVHBM 带宽最高提升 30%，HBM 功耗最高降低 15%，还能给计算芯片腾出最高 25% 的面积去堆算力电路。
统一制程：英伟达要的是一致性与话语权
报道指出，英伟达已对三家内存供应商提出统一要求：基底裸片一律采用台积电 3 纳米制程，核心裸片一律采用第六代 1c DRAM 制程。这样做的目的很直接——各家制程不同，英伟达设计好的效能就难以在每家产品上一致呈现；统一制程后，英伟达也能减轻逐家验证的负担，并建立一套由多家内存厂供货的标准版本。
对三星而言，这一步是被迫的破例。半导体事业部内部评估后决定接受，但范围仅限 NVHBM。它意味着三星长期引以为傲的垂直整合护城河，在制造环节向代工对手让步；而对台积电来说，HBM 基底裸片这类高价值逻辑器件流入其产线，进一步扩展了在 AI 供应链里的承揽范围，把代工生意从逻辑芯片延伸到存储的「逻辑底座」。
内存公司的能力边界被重新画法
更深的变化在于分工结构。过去内存厂交付标准化产品，设计、制造、封装各自为政；定制 HBM 时代，英伟达、谷歌等芯片方开始介入 HBM 内部设计，内存厂则被迫补强客户专属控制电路的逻辑设计能力。竞争维度从「容量与速度」外溢到「整颗 AI 系统的性能与能效」，内存厂的角色从纯制造商向「协同设计方」漂移。
市场预计定制 HBM 明年正式起量。三星与 SK 海力士计划自明年起量产出货 8 层 HBM4，供应英伟达下一代加速器 Rubin Ultra；亚马逊 Annapurna 实验室据称也将采用 NVLink Fusion 加 NVHBM 设计新一代 Trainium 加速器。若 AMD、博通等也跟进要求台积电制程的基底裸片，内存厂「拿到订单却外包核心器件」的结构或将固化，产业利润与话语权的分布随之改写。
需要冷静看待的地方
几个不确定性仍在。其一，基底裸片交由台积电的安排，目前主要由韩媒披露，最终量产规格与时间表仍待英伟达与各家内存厂正式确认；其二，把控制器移入基底裸片虽改善带宽与面积，却也把内存厂推入更精密的逻辑制程竞争，设计复杂度与良率风险同步上升；其三，三星自家晶圆代工业务可能因 HBM 订单外溢而承压，其内部协同逻辑需要重构。
接下来值得盯三个信号：一是三星与 SK 海力士 8 层 HBM4 的量产与交付节奏；二是 NVHBM 在 Rubin Ultra 上的实测带宽与功耗是否兑现承诺；三是更多 AI 芯片设计方是否效仿英伟达，把存储控制器收编进 HBM 底座。这桩看似只关乎一颗基底裸片的变动，正在悄悄重画 AI 内存产业的权力地图，也让台积电在 AI 时代的代工版图再添一块拼图。